SpaceWire協(xié)議是機(jī)載航天器上用于高速鏈路和網(wǎng)絡(luò)的標(biāo)準(zhǔn)，簡化傳感器、大容量存儲(chǔ)器、處理單元和下行鏈路遙測(cè)子系統(tǒng)之間的互連。它是全雙工、雙向、串行、點(diǎn)對(duì)點(diǎn)數(shù)據(jù)鏈路。它在每個(gè)方向上使用兩個(gè)差分對(duì)對(duì)數(shù)據(jù)進(jìn)行編碼。總共有八根信號(hào)線，每個(gè)方向有四根。SpaceWireRDDP可能適用于許多航空航天微電子設(shè)備，例如航天器系統(tǒng)、總線系統(tǒng)和嵌入式微控制器。歐洲航天局（ESA）與包括NASA、JAXA和RKA在內(nèi)的國際航天機(jī)構(gòu)合作，協(xié)調(diào)了該航天器通信網(wǎng)絡(luò)標(biāo)準(zhǔn)的演變。

SpaceWire IP核是VHDL內(nèi)核，它實(shí)現(xiàn)了具有AXI管理接口的完整、可靠和快速的SpaceWire編解碼器，為FPGA和可配置的SoC器件進(jìn)行合成。

該IP核可以在沒有“目標(biāo)地址”的點(diǎn)對(duì)點(diǎn)鏈接中運(yùn)行到數(shù)據(jù)包級(jí)別。它的設(shè)計(jì)符合ECSS-E-ST-50-12C。SpaceWire IP支持通用和快速兩種實(shí)現(xiàn)模式，其中發(fā)送器被設(shè)計(jì)為支持比特率高達(dá)5倍系統(tǒng)時(shí)鐘頻率。

以下Xilinx FPGA系列支持SpaceWire IP：

• 7系列（Zynq，Spartan，Artix，Kintex，Virtex）
• Ultrascale（Kintex，Virtex）
• Ultrascale +（Zynq MPSoC，Kintex，Virtex）
• XQR系列（太空級(jí)FPGA）：Virtex-5QV

通過利用新的Xilinx Vivado工具，可以將SpaceWire IP無縫集成到您的FPGA設(shè)計(jì)中，該工具允許在圖形用戶界面中使用IP內(nèi)核并以簡單的方式配置IP參數(shù)。

SpaceWire IP核的主要功能：

數(shù)據(jù)接口

• Rx比特率高達(dá)系統(tǒng)時(shí)鐘頻率的x4
• Tx時(shí)鐘頻率在100MHz-625MHz之間
• 單獨(dú)的時(shí)鐘域

FIFO配置

• Tx FIFO深度完全可配置：從64字節(jié)到16384字節(jié)
• RX FIFO深度完全可配置：從64字節(jié)到16384字節(jié)

接口

• AXI流（數(shù)據(jù)）
• AXI-4 Lite（配置和管理）

性能

• 高達(dá)200Mbps的鏈接速度

SoC-e的SMARTcia板可支持SpaceWire IP核，專用于空間環(huán)境的一個(gè)平臺(tái)，可滿足當(dāng)前法規(guī)要求。

有關(guān)此IP、許可模式和基于此標(biāo)準(zhǔn)的交鑰匙項(xiàng)目的更多信息，請(qǐng)聯(lián)系我們：[email protected]。

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